Une vue du sommet RISC-V
Il y a eu deux annonces de Systèmes IAR en faveur de la mise en place d’un écosystème robuste pour RISC-V. Le premier était avec le fournisseur IP, SiFive, à collaborer pour amener les anciens outils de compilation et de débogage à l’IP configurable du cœur du processeur.
L’intégration d’outils et d’IP devrait permettre aux développeurs de fournir des produits et d’accroître le déploiement de l’architecture ouverte et libre d’instructions (ISA).
Anders Holmberg, responsable de la stratégie d'IAR Systems, a déclaré que l'objectif était d'aider les développeurs à accroître leur productivité et à se concentrer sur l'innovation. «SiFive est un chef de file en matière d’administration de réseau IP commerciale RISC-V et notre chaîne d’outils IAR Embedded Workbench est la chaîne d’outils la plus largement utilisée pour la création d’applications intégrées», a-t-il déclaré. L'accent est mis sur des outils de développement et de silicium personnalisés, évolutifs et efficaces, afin de répondre aux charges de travail de calcul.
IAR Embedded Workbench pour RISC-V sera disponible mi-2019. La chaîne d'outils prétend offrir «une qualité, une taille et une vitesse de code de premier plan», ainsi qu'un débogueur intégré avec prise en charge du simulateur et du débogage matériel.
Le fabricant de logiciels a également annoncé un partenariat avec le fournisseur IP CPU, Andes, pour prendre en charge les noyaux RISC-V de l’entreprise, les AndesCore N25 (F) / NX25 (F) et A25 / AX25, dans IAR Embedded Workbench pour RISC-V. La première version sera disponible mi-2019. L'extension d'instructions AndeStar V5 et les capacités de personnalisation d'instructions Andes Custom Extension (ACE) seront couplées à Workbench afin d'optimiser la vitesse de code et de réduire la taille du code des cœurs RISC-V.
Automatisation et informatique en temps réel
La dernière version de sa suite d'outils et un nouveau noyau EOSC-V optimisé pour Linux et l'informatique en temps réel ont été annoncés par Codasip.
Sa suite d'outils Studio 8 permet aux développeurs d'écrire une description de haut niveau d'un processeur et de synthétiser automatiquement le design (illustré).
«À mesure que la spécification ISA RISC-V évolue et ajoute un nombre toujours croissant d’extensions d’architecture optionnelles, une méthodologie de conception de processeur permettant à la fois une exploration architecturale rapide et une création simplifiée de RTL facile à mettre en œuvre devient essentielle», a déclaré Chris Jones, vice-président de Marketing chez Codasip. «Nous avons besoin d’un langage de description de processeur de haut niveau optimisé pour RISC-V», at-il ajouté en présentant la suite d’outils.
La description du processeur est écrite en CodAL, un langage de description d’architecture, puis la RTL, le banc de test, les modèles de plate-forme virtuelle et le kit de développement de logiciel de processeur (compilateur C / C ++, débogueur, profileur) de la conception sont automatiquement synthétisés. Cette méthodologie réduit le temps passé à entretenir un kit de développement logiciel complet (SDK) en utilisant un modèle de processeur à l'instruction précise (IA) dans CodAL to Time qui serait sinon nécessaire pour maintenir un kit SDK complet et la mise en œuvre est considérablement réduite grâce à la méthodologie employée. un modèle de processeur d'instructions précises (IA) dans CodAL pour la génération de SDK et un modèle de cycle précis pour la mise en œuvre.
Les nouvelles fonctionnalités de la suite d'outils de huitième génération incluent la prise en charge d'un débogueur LLVM et d'OpenOCB, d'environnements de développement intégrés Studio / CodeSpace basés sur Eclipse Oxygen, de consoles plus interactives, d'améliorations des suites de tests et de la vérification pour prendre en charge les RISC définis par l'utilisateur. Extensions -V.
La société a également introduit le processeur Bk7 64 bits, en ajoutant à la famille Bk. Il comporte un pipeline en sept étapes avec prédiction de branche, une unité de gestion de mémoire complète (MMU) en option avec prise en charge d'adressage virtuel pour des systèmes d'exploitation tels que Linux, des extensions standard courantes de RISC-V et des interfaces externes standard.
Il s’agit du processeur le plus performant à ce jour de la société et permet aux développeurs d’ajouter des instructions, des registres ou des interfaces.
Studio 8 et le processeur Bk7 seront généralement disponibles au premier trimestre 2019, avec un accès immédiat aux clients sélectionnés immédiatement.
Microchip a annoncé l’ajout à son écosystème Mi-V de ce qu’elle considérait être la première architecture FPGA SoC RISC-V sur le marché. Les FPGA combinent des FPGA PolarFire à micro-conducteur et un sous-système à microprocesseur basé sur l’ISA RISC-V.
Avant le sommet, le Fondation Linux a annoncé sa collaboration avec la Fondation RISC-V pour accélérer le développement open source et l’adoption de l’ISA RISC-V.