Les partenaires relient les technologies HLS et FPGA

Les concepteurs peuvent utiliser l’environnement de développement intégré (IDE) pour passer rapidement de C ++ à FPGA à l’aide des outils de conception HLS et ACE d’Achronix. Cette combinaison peut réduire les efforts de développement pour les applications de conception sans fil 5G et autres nécessitant une technologie FPGA haute performance dans les systèmes sur puce, configurés à l'aide d'un flux de conception éprouvé basé sur le langage C.

Ellie Burns, directrice du marketing, division Calypto Systems, de Mentor, a déclaré: «Le système eFPGA d'Achronix offre une formidable capacité d'adaptation aux changements et aux nouvelles exigences d'un SoC programmable sur site. Couplés à Catapult HLS et à la rapidité de vérification du C ++, les concepteurs de puces peuvent désormais passer facilement du changement d’algorithme à un nouveau matériel haute performance, basse consommation, en quelques jours plutôt qu’en quelques semaines ou mois. "

Le flux technologique des partenaires permet aux concepteurs d’apporter des modifications algorithmiques aux derniers stades du développement IP et d’optimiser la micro-architecture numérique. Les tests logiciels du code de niveau de transfert de registre (RTL) généré peuvent être réutilisés, ce qui est supposé réduire le besoin de bancs de test RTL dédiés de plus de 80%.

Speedcore eFPGA IP permet aux clients de créer une structure programmable personnalisée, avec des ressources spécifiques de logique, de mémoire et de DSP pour répondre aux besoins d’une application particulière. Outre l'infrastructure sans fil 5G, ils peuvent être utilisés dans les centres de données, les systèmes avancés d'aide à la conduite (ADAS) et les véhicules autonomes.